ModelSim SE(HDL語言仿真器) v2020.4

ModelSim SE是由mentor graphics公司推出的一款具備強大的仿真性能與調(diào)試能力的HDL設計驗證環(huán)境，也是唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器，提供最友好的調(diào)試環(huán)境，采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真，并且具有個性化的圖形界面和用戶接口，能夠為用戶加快調(diào)試提供強有力的手段。而且軟件全面支持VHDL和Verilog語言的IEEE 標準，以及IEEE VITAL 1076.4－95 標準，與C語言功能調(diào)用，C的模型，以及SWIFT的SmartModel邏輯模型和硬件模型，還集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、虛擬對象Virtual Object等眾多調(diào)試功能。此外，無論你是新手或老手，modelsim能夠很好的幫助你改正錯誤，有效的解決問題，節(jié)省大量時間，提高工作效率，是作FPGA、ASIC設計的RTL級和門級電路仿真的首選。

功能亮點

一、高級代碼覆蓋率

ModelSim高級代碼覆蓋功能為系統(tǒng)驗證提供了有價值的指標。所有覆蓋信息都存儲在統(tǒng)一覆蓋數(shù)據(jù)庫（UCDB）中，該數(shù)據(jù)庫用于收集和管理高效數(shù)據(jù)庫中的所有覆蓋信息。

二、混合HDL仿真

全面支持Verilog，SystemVerilog for Design，VHDL和SystemC為單語言和多語言設計驗證環(huán)境提供了堅實的基礎。ModelSim易于使用且統(tǒng)一的調(diào)試和仿真環(huán)境為當今的FPGA設計人員提供了他們不斷增長的高級功能以及使他們的工作高效的環(huán)境。

三、有效的調(diào)試環(huán)境

ModelSim調(diào)試環(huán)境為Verilog，VHDL和SystemC提供了廣泛的直觀功能，使其成為ASIC和FPGA設計的首選。

ModelSim通過智能設計的調(diào)試環(huán)境簡化了發(fā)現(xiàn)設計缺陷的過程。ModelSim調(diào)試環(huán)境有效地顯示設計數(shù)據(jù)，以便分析和調(diào)試所有語言。

ModelSim SE2020安裝教程：

1、在本站下載解壓，得到modelsim se原程序和Crack文件夾；

2、首先雙擊運行"modelsim-win64-se.exe"程序，進入軟件安裝向?qū)В?

3、點擊下一步，按默認目錄進行安裝；

4、注意：這一步不要安裝Key Driver；

5、軟件成功安裝后，先不運行軟件，打開crack 1文件夾，將MentorKG.exe、MGLS.DLL和patch_dll.bat復制到安裝目錄下的win64文件夾中；

默認路徑：C:\modeltech64_2020.4\win64

6、管理員身份運行patch_dll.bat，將生成的許可證另存為LICENSE.TXT，保存到軟件安裝目錄下；

7、接下來，創(chuàng)建系統(tǒng)環(huán)境變量：

變量名：LM_LICENSE_FILE

變量值：LICENSE.TXT的路徑。

默認為：C:\modeltech64_2020.4\win64\LICENSE.TXT

8、打開軟件，即可軟件已經(jīng)成功激活啦，可以免費使用所有功能。

主要特點

-采用直接編譯結(jié)構(gòu)，編譯仿真速度最快

-單一內(nèi)核無縫地進行VHDL和Verilog混合仿真

-與機器和版本無關，便于數(shù)據(jù)移植和庫維護

-與機器無關的編譯代碼編于保護和利用IP

-簡單易用和豐富的圖形用戶界面，快速全面調(diào)試

-Tcl/Tk用戶可定制仿真器

-完全支持VHDL/Verilog國際標準,完全支持Verilog 2001

-支持眾多的ASIC和FPGA廠家?guī)?

-集成的Performance analyzer幫助分析性能瓶頸，加速仿真

-靈活的執(zhí)行模式，Debug模式可以進行高效的調(diào)試，效率模式大幅度提高仿真速度

-加強的代碼覆蓋率功能Code coverage，能報告出statement 、branch、condiTIon

- expression、toggle、fsm等多種覆蓋率情況，進一步提高了測試的完整性

-同一波形窗口可以顯示多組波形，并且能進行多種模式的波形比較（Wave Compare）

-先進的功能，可以方便地訪問VHDL 或者 VHDL 和Verilog 混合設計中的下層模塊的信號，便于設計調(diào)試

-支持加密IP

-集成的 C調(diào)試器，支持 用C 語言完成測試平臺和模塊；支持64位的OS